硬件工程师必读深入理解高精度 SAR ADC 的前端驱动与基准电压设计在混合信号和中等频率、高精度电路设计中逐次逼近型模数转换器SAR ADC是我们最常用的器件之一。由于其易于使用且具有在转换之间自动关断的特性SAR ADC 特别适合低功耗和电池供电的应用。然而真正把 SAR ADC 用好、发挥出其标称的“高精度”并不容易。很多工程师在画完原理图后会发现为什么我的12位 ADC 测出来的结果跳动这么大为什么 SNR信噪比和 THD总谐波失真达不到手册上的指标本文将结合 TI 资深专家 Bonnie Baker 的经典设计经验从前端驱动电路、基准电压设计以及信号完整性三个方面把 SAR ADC 的设计原理和避坑指南给你讲得明明白白。一、 SAR ADC 的输入端不能直接连运放很多初学者认为驱动 SAR ADC 很简单选一个带宽足够的运算放大器Op-Amp直接连到 ADC 的输入引脚作为缓冲器就可以了。大错特错1. 为什么不能直接连“电荷注入”效应现代 SAR ADC 的内部输入结构通常是一个开关电容Switched-Capacitor网络。我们可以把它简化为一个开关S1S_1S1和一个采样保持电容CSHC_{SH}CSH。在“采样”阶段开关S1S_1S1闭合外部电路需要向CSHC_{SH}CSH充电。瞬间闭合的开关会导致系统向外或向内注入高频电荷Charge Injection在 ADC 输入端产生巨大的瞬间电流尖峰。如果只用一个运放直接驱动运放的输出端在面对这种突发的高频电流尖峰时往往来不及反应带内容性负载能力差会导致运放输出电压剧烈震荡。结果就是在 ADC 完成采样之前信号根本没有稳定下来转换结果自然就不准确了。2. 核心技巧加入 R-C 缓冲网络RC 滤波器正确的做法是在运放和 ADC 输入端之间插入一个电阻RINR_{IN}RIN和一个电容CINC_{IN}CIN。CINC_{IN}CIN的作用电荷水库它是ADC采样时主要的电荷来源。当内部开关瞬间闭合时CINC_{IN}CIN能立刻为内部的CSHC_{SH}CSH提供充足的电荷防止电压被瞬间拉低。经验值CINC_{IN}CIN的容值至少要是 ADC 内部采样电容CSHC_{SH}CSH的 20 倍以上。RINR_{IN}RIN的作用隔离与稳定它将运放与CINC_{IN}CIN隔离开来防止运放因为直接驱动大电容而产生自激振荡同时它也限制了充电电流。 选型避坑指南电容材质极其关键必须使用C0GNP0或银云母介质的电容。千万不要用 X7R 或 Z5U这类高 K 值陶瓷电容具有“电压/频率记忆效应”会严重恶化 ADC 的 THD总谐波失真。时间常数匹配RINR_{IN}RIN和CINC_{IN}CIN组成的时间常数应大约设置为 ADC 内部开关电阻和采样电容时间常数的 70%。RINR_{IN}RIN的值通常在50Ω50\Omega50Ω到2kΩ2k\Omega2kΩ之间。二、 基准电压VREFADC 的“测量尺子”如果你用一把热胀冷缩、刻度模糊的尺子去量东西不管你看得多仔细结果都是错的。对于 ADC 来说基准电压Voltage Reference就是这把尺子。1. 基准误差是如何被放大的根据 ADC 的转换公式CODEVIN×(2N/VREF)CODE V_{IN} \times (2^N / V_{REF})CODEVIN×(2N/VREF)基准电压VREFV_{REF}VREF包含的任何误差精度偏差、温漂、噪声最终都会变成系统的增益误差。仔细看公式你会发现输入电压VINV_{IN}VIN越高基准噪声对输出结果的影响就越大在满量程时影响最大。2. 基准引脚也需要“喝水”吸收电流尖峰不仅模拟输入引脚有开关电容很多 ADC 的基准电压引脚在转换期间同样需要极其快速地充放电。如果你的基准源Reference IC本身响应不够快基准电压就会在转换期间发生跌落。解决方法在基准引脚附近放置一个容值较大的旁路电容如10μF10\mu F10μF用来吸收高频电荷尖峰。同时利用电容的等效串联电阻ESR来构建一个低通滤波器滤除宽带噪声。3. 如何为高分辨率15位ADC 设计基准对于 8~14 位的 ADC普通的串联型基准电压源加上旁路电容通常就够了。但当你挑战16位、20位甚至24位的高精度 ADC 时必须祭出“终极杀器”。高精度基准驱动架构 基准芯片 无源RC低通滤波 缓冲运放第一步基准源输出后先经过一个极低截止频率的无源 RC 滤波器例如10kΩ10k\Omega10kΩ电阻 10μF10\mu F10μF电容截止频率仅为 1.59Hz将无论是宽带噪声还是极低频噪声统统滤除。第二步为什么不直接把这个 RC 连到 ADC因为10kΩ10k\Omega10kΩ的电阻会产生压降哪怕 ADC 基准引脚只有一点点漏电流在这个电阻上产生的压降也足以毁掉 20位 ADC 的精度。第三步引入一个极低偏置电流如 CMOS 运放 OPA350的运算放大器作为跟随器。运放的高输入阻抗不消耗前方 RC 滤波器的电流其极低的输出阻抗又能强有力地驱动 ADC 的基准引脚和它的大旁路电容比如又一个10μF10\mu F10μF电容。注设计带有大电容负载的运放时务必注意运放的开环增益曲线与闭环增益曲线的闭合率Rate of Closure应保持在 20dB/dec以确保环路稳定性。三、 低频时钟也逃不过“信号完整性”法则很多工程师做高精度模拟设计时往往会忽视数字控制引脚如 SPI 的 CLK 和 DATA 引脚。大家常有个误区“我的 SPI 时钟才 2MHz这么低的频率不用管阻抗匹配吧”真相是引发信号完整性问题的不是时钟频率Frequency而是信号的边沿速率Edge Rate。现代集成电路的数字 I/O 口驱动能力很强边沿极其陡峭纳秒甚至皮秒级。即使是 2.25MHz 的时钟在经过一根未经阻抗匹配的过长排线如 1米长的双绞线时也会产生严重的过冲Overshoot、下冲Undershoot和振铃Ringing现象。如果时钟引脚发生振铃ADC 可能会将一个时钟沿误读为两个导致数据全部错位。工程建议针对数字引脚学会使用IBIS 模型进行仿真。相比于 SPICE 仿真IBIS 仿真速度极快几分钟即可完成。通过提前评估过冲和振铃只需在数字线上串联一个小电阻如33Ω33\Omega33Ω或50Ω50\Omega50Ω做端接匹配就能把这种棘手的“灵异问题”扼杀在摇篮中。总结做好一个高精度的 SAR ADC 硬件设计核心在于“伺候”好它那“挑剔”的胃口输入端永远记得加运放缓冲 优质C0G材质的 RC 滤波器满足电荷注入需求。基准端基准噪声在满量程时被放大最严重。对高分辨率应用使用“低通滤波 高性能运放缓冲”的黄金组合。数字端低频不代表慢边沿注意数字时钟线的阻抗匹配和信号完整性。掌握了这三点你的数据采集板不仅能做到“一次点亮”还能真正跑出标称的数据手册极限性能本文技术内容灵感及部分理论依据参考自 Texas Instruments 高级应用工程师 Bonnie Baker 所撰写的《Best of Baker’s Best Precision Data Converters》系列文章。