4.0 电源连接4.1 内部稳压器器件包含两个内部 1.2V 稳压器1.2V 内核稳压器和 1.2V 晶体振荡器稳压器。4.1.1 1.2V 内核稳压器为主要内核数字逻辑、I/O 焊盘、PHY 数字逻辑供电也可通过外部连接为 PHY 模拟部分提供 1.2V 电源。REG_EN 输入引脚接 3.3V 时内核稳压器启用VDD33 引脚提供 3.3V 输入稳压器相关的 VDDCR 引脚必须连接 1.0μF、ESR 为 0.1Ω 的电容。REG_EN 输入引脚接 VSS 时内核稳压器禁用但 VDD33 引脚仍需提供 3.3V 电源1.2V 内核电压需通过外部输入到 VDDCR 引脚。4.1.2 1.2V 晶体振荡器稳压器为晶体振荡器和 CLK_25 引脚提供 1.2V 电源。REG_EN 输入引脚接 3.3V 时晶体振荡器稳压器启用VDD33 引脚提供 3.3V 输入无需外接电容。REG_EN 输入引脚接 VSS 时晶体振荡器稳压器禁用但 VDD33 引脚仍需提供 3.3V 电源1.2V 晶体振荡器电压需通过外部输入到 OSCVDD12 引脚。4.2 电源连接框图图 4-1稳压器启用时的电源连接内核、I/O、PHY、晶体振荡器等电源路径及去耦电容配置。图 4-2稳压器禁用时的电源连接外部提供 1.2V 内核和晶体振荡器电源其他电源路径配置。注PCB 需根据需求配置旁路电容和大容量电容。5.0 寄存器映射5.1 寄存器映射概述本章详细介绍器件寄存器映射总结各类可直接寻址的系统控制与状态寄存器CSR功能对应的章节提供系统 CSR 的详细描述器件各子模块中还有额外的间接寻址寄存器其详细信息也在对应章节中说明。5.1.1 直接寻址寄存器EtherCAT 直接映射模式下的 EtherCAT 内核控制与状态寄存器及过程 RAM见 11.15 节 “EtherCAT CSR 和过程数据 RAM 访问寄存器直接寻址”。系统控制与状态寄存器见 5.1 节。5.1.2 间接寻址寄存器PHY 寄存器见 10.2.18 节。EtherCAT 内核 CSR 寄存器间接寻址见 11.16 节。5.2 地址模式兼容模式默认寄存器映射与 LAN9252 兼容EtherCAT 内核控制与状态寄存器及过程 RAM 通过命令和数据寄存器结构访问。EtherCAT 直接映射模式启用后EtherCAT 内核控制与状态寄存器及过程 RAM 映射到其原生地址字节地址 0h-FFFh 和 1000h-2FFFh系统控制与状态寄存器重新映射到基地址偏移 3000h 开始的区域。注EtherCAT 直接映射模式下11.15 节中的 EtherCAT CSR 和过程数据 RAM 访问寄存器包括 EtherCAT 过程 RAM 读写数据 FIFO不使用且不可访问寄存器位类型定义见 1.3 节 “寄存器命名规则”并非所有器件寄存器都支持内存映射或直接寻址具体访问方式参考上述对应章节。5.3 系统控制与状态寄存器系统 CSR 为直接寻址的内存映射寄存器兼容模式下基地址偏移范围为 050h-314hEtherCAT 直接映射模式下为 3050h-31FCh主机可通过主机总线接口HBI或 SPI/SQI 访问这些寄存器所有系统 CSR 在芯片级复位时复位为默认值。5.3 系统控制与状态寄存器地址EtherCAT 直接映射模式地址寄存器名称符号000h-01ChN/AEtherCAT 过程 RAM 读数据 FIFOECAT_PRAM_RD_DATA020h-03ChN/AEtherCAT 过程 RAM 写数据 FIFOECAT_PRAM_WR_DATA050h3050h芯片 ID 和版本ID_REV054h3054h中断配置寄存器IRQ_CFG058h3058h中断状态寄存器INT_STS05Ch305Ch中断使能寄存器INT_EN064h3064h字节顺序测试寄存器BYTE_TEST074h3074h硬件配置寄存器HW_CFG084h3084h电源管理控制寄存器PMT_CTRL08Ch308Ch通用定时器配置寄存器GPT_CFG090h3090h通用定时器计数寄存器GPT_CNT09Ch309Ch自由运行 25MHz 计数器寄存器FREE_RUN1F8h31F8h复位控制寄存器RESET_CTL300hN/AEtherCAT CSR 接口数据寄存器ECAT_CSR_DATA304hN/AEtherCAT CSR 接口命令寄存器ECAT_CSR_CMD308hN/AEtherCAT 过程 RAM 读地址和长度寄存器ECAT_PRAM_RD_ADDR_LEN30ChN/AEtherCAT 过程 RAM 读命令寄存器ECAT_PRAM_RD_CMD310hN/AEtherCAT 过程 RAM 写地址和长度寄存器ECAT_PRAM_WR_ADDR_LEN314hN/AEtherCAT 过程 RAM 写命令寄存器ECAT_PRAM_WR_CMD系统控制与状态寄存器可分为以下子类别对应章节提供详细描述复位寄存器见 6.2.3 节电源管理寄存器见 6.3.5 节中断寄存器见 7.3 节EtherCAT CSR 和过程数据 RAM 访问寄存器直接寻址见 11.15 节其他系统配置与状态寄存器见 15.1 节通用定时器与自由运行时钟寄存器见 14.3 节注未列出的寄存器为未来扩展预留。5.4 背对背周期的特殊限制5.4.1 背对背写 - 读周期主机写 - 读操作的时序存在特定限制涉及写入寄存器后新值的可用延迟以及写入对其他寄存器的副作用延迟。为避免主机读取过时数据需遵守以下最小等待时间要求写入寄存器后等待时间纳秒或执行 BYTE_TEST 读取次数假设 T_cyc45ns读取目标任意寄存器451同一寄存器或受写入影响的其他寄存器中断配置寄存器IRQ_CFG602中断配置寄存器IRQ_CFG中断使能寄存器INT_EN902中断配置寄存器IRQ_CFG中断使能寄存器INT_EN602中断状态寄存器INT_STS中断状态寄存器INT_STS1804中断配置寄存器IRQ_CFG中断状态寄存器INT_STS1704中断状态寄存器INT_STS电源管理控制寄存器PMT_CTRL1654电源管理控制寄存器PMT_CTRL电源管理控制寄存器PMT_CTRL1704中断配置寄存器IRQ_CFG电源管理控制寄存器PMT_CTRL1604中断状态寄存器INT_STS通用定时器配置寄存器GPT_CFG552通用定时器配置寄存器GPT_CFG通用定时器配置寄存器GPT_CFG1704通用定时器计数寄存器GPT_CNTEtherCAT 过程 RAM 写数据 FIFOECAT_PRAM_WR_DATA502EtherCAT 过程 RAM 写命令寄存器ECAT_PRAM_WR_CMD说明读取 BYTE_TEST 寄存器“虚拟读取”是满足最小写 - 读时序限制的便捷方式表格中次数基于 45ns 最小周期总线速度较慢的微处理器可减少读取次数只要总时间不小于表格规定值。无需严格执行虚拟读取只要满足最小等待时间即可。取决于主机接口模式基本主机接口周期可能自然满足写 - 读之间的足够时间系统设计和寄存器访问机制需确保时序正确例如同一寄存器的写 - 读可能比不同寄存器的写 - 读更快。8 位和 16 位写周期中背对背写 - 读操作的等待时间仅适用于完成单个双字传输的最后一个字节或字的写入。索引地址模式 HBI 操作中背对背写 - 读操作的等待时间仅适用于内部寄存器和 FIFO 访问不适用于主机总线接口索引寄存器和配置寄存器。5.4.2 背对背读周期特定主机背对背读操作同样存在限制涉及读取具有副作用的资源后控制与状态寄存器值的预期变化延迟。为避免主机读取过时数据需遵守以下最小等待时间要求读取寄存器后等待时间纳秒或执行 BYTE_TEST 读取次数假设 T_cyc45ns读取目标EtherCAT 过程 RAM 读数据 FIFOECAT_PRAM_RD_DATA502EtherCAT 过程 RAM 读命令寄存器ECAT_PRAM_RD_CMD说明读取 BYTE_TEST 寄存器“虚拟读取”是满足最小读 - 读时序限制的便捷方式表格中次数基于 45ns 最小周期总线速度较慢的微处理器可减少读取次数只要总时间不小于表格规定值。无需严格执行虚拟读取只要满足最小等待时间即可。取决于主机接口模式基本主机接口周期可能自然满足读 - 读之间的足够时间系统设计和寄存器访问机制需确保时序正确例如同一寄存器的多次读取可能比不同寄存器的读取更快。8 位和 16 位读周期中背对背读操作的等待时间仅适用于完成单个双字传输的最后一个字节或字的读取双字传输内的字节或字访问之间无等待要求。5.5 寄存器映射总结寄存器映射支持两种地址模式兼容模式确保与 LAN9252 的硬件和软件兼容性EtherCAT 直接映射模式优化小数据块传输速度。系统控制与状态寄存器覆盖复位、电源管理、中断、定时器等核心功能通过明确的地址偏移和访问规则实现主机对器件的全面控制。背对背读写周期的时序限制需严格遵守以避免数据读取错误或寄存器配置失效。