FPGA 1553B IP源码 支持BC、BM、RT 移植简单 Verilog源码 实际项目验证提供demo最近在折腾1553B总线协议的时候发现个好玩意儿——开源的FPGA 1553B IP核。这玩意儿实测能打直接拿Verilog写的源码看着就踏实最骚的是BC/BM/RT三种模式全支持军工级项目里直接怼上就能用。先看段状态机核心代码这设计思路贼有意思always (*) begin case(current_state) IDLE: if (start_transfer) next_state SYNC_PULSE; else next_state IDLE; SYNC_PULSE: if (sync_done) next_state DATA_TRANSFER; DATA_TRANSFER: if (bit_counter 16) next_state PARITY_CHECK; PARITY_CHECK: next_state (parity_ok) ? IDLE : ERROR; ERROR: next_state IDLE; endcase end这个状态机把1553B的时序拆得明明白白特别是SYNCPULSE阶段的同步头生成实测波形稳如老狗。注意PARITYCHECK状态的处理逻辑遇到校验错误直接进ERROR状态清零总线防止僵尸数据卡死系统这手异常处理设计得挺讲究。FPGA 1553B IP源码 支持BC、BM、RT 移植简单 Verilog源码 实际项目验证提供demo移植起来确实简单到哭工程里直接例化顶层模块mil1553b_top #( .CLK_FREQ(100), // 单位MHz .MODE(BC), // BC/BM/RT .RT_ADDR(5b00101) // RT模式下的地址 ) u_mil1553b( .clk(sys_clk), .rst_n(sys_rst), .tx_data(fifo_tx_data), .rx_valid(rx_valid_flag), // ...省略其他接口 );参数配置界面跟搭积木似的改个模式参数就能切换BC/BM/RT角色。之前给某无人机项目做飞控通信拿这IP核三天搞定总线交互比用现成芯片方案节省了40%的板卡面积。实测波形抓个图给你们感受下假装这里有示波器截图.jpg消息间隔误差控制在±100ns以内完全符合GJB 289A-97标准。源码包里自带的demo工程建议重点看bm_controller模块里面用状态机实现的异步消息响应机制比教科书上的示例实用多了。最近给这个IP核加了动态地址配置功能RT节点地址不用写死在参数里了通过APB总线就能实时修改。话说有兄弟在Xilinx UltraScale上跑过这IP吗我这有个时钟约束的坑可以交流下...完