FPGA数字信号处理实战用Quartus FIR IP核MATLAB实现噪声滤除附完整工程文件最近在做一个无线通信接收机的项目其中有一个环节需要对ADC采样后的信号进行实时滤波把带外的噪声和干扰滤掉。一开始我琢磨着自己写个FIR滤波器的Verilog代码但算了一下一个32阶的滤波器光是乘法器就要用掉不少DSP资源时序收敛也是个麻烦事。后来转念一想Quartus Prime不是自带了FIR Compiler IP核吗这东西经过深度优化性能和资源利用率肯定比自己写的强。但问题来了滤波器的系数怎么定总不能靠拍脑袋吧。这时候MATLAB的滤波器设计工具箱就派上用场了。它能帮你设计出符合频率响应要求的系数然后直接导入到Quartus的IP核里。听起来是个完美的组合对吧但实际打通这条链路从MATLAB设计到FPGA仿真中间有不少细节需要注意比如数据格式的转换、IP核参数的匹配、仿真数据的导出与验证等。今天我就把自己趟过这条路后整理的完整流程和工程模板分享出来希望能帮你避开那些我踩过的坑。1. 从理论到系数MATLAB滤波器设计全解析在FPGA上实现数字滤波器第一步永远是在“纸上”把滤波器设计好。这里的“纸”对我们来说就是MATLAB。FIR滤波器的核心在于其系数这些系数直接决定了滤波器的频率响应特性比如通带、阻带、过渡带和纹波。MATLAB的DSP System Toolbox和Filter Designer App提供了非常强大的设计工具让我们可以直观地调整参数并立即看到效果。1.1 明确设计指标与信号环境动手之前我们必须先明确目标。假设我们的应用场景是处理一个10MHz的有用信号但它不幸混入了一个50MHz的高频噪声。采样频率Fs设定为500MHz这符合奈奎斯特定理也为滤波器设计留出了足够的过渡带空间。在MATLAB中我们首先需要生成这个混合信号用于后续验证。这里有个细节为了更接近真实情况我们通常会在信号中加入一点量化噪声或微小的随机扰动但为了演示清晰我们先使用纯净的正弦波叠加。% 信号参数定义 Fs 500e6; % 采样频率 500 MHz T 1/Fs; % 采样间隔 L 1500; % 采样点数 t (0:L-1)*T; % 时间向量 % 生成10MHz有用信号和50MHz噪声 f_signal 10e6; A_signal 60; signal A_signal * sin(2*pi*f_signal*t); f_noise 50e6; A_noise 42; % 噪声幅度约为信号的70% noise A_noise * sin(2*pi*f_noise*t); % 合成待滤波信号 s signal noise;生成信号后用快速傅里叶变换FFT看一下它的频谱成分确认噪声的存在。% 计算单边幅值频谱 Y fft(s); P2 abs(Y/L); P1 P2(1:L/21); P1(2:end-1) 2*P1(2:end-1); f Fs*(0:(L/2))/L; figure; plot(f/1e6, P1); % 频率轴以MHz显示 title(原始信号频谱); xlabel(频率 (MHz)); ylabel(幅度); grid on;这段代码运行后你应该能在频谱图上清晰地看到10MHz和50MHz处的两个尖峰这就是我们要处理的“目标”和“干扰”。1.2 使用Filter Designer工具箱进行交互式设计在MATLAB命令行输入filterDesigner回车图形化的滤波器设计工具就打开了。这个工具比写代码调整系数直观得多。响应类型 (Response Type)选择Lowpass低通。我们的目标就是让10MHz的信号通过同时尽可能抑制50MHz的噪声。设计方法 (Design Method)选择FIR并采用最常用的Equiripple等波纹或Window窗函数法。等波纹法能在通带和阻带纹波之间取得最优平衡通常是我的首选。滤波器阶数 (Filter Order)这里选择Specify order指定阶数。阶数越高滤波器的频率响应越陡峭性能越好但消耗的FPGA逻辑资源乘法器、加法器也越多。对于这个案例32阶是一个不错的起点能在性能和资源间取得平衡。频率设定 (Frequency Specifications)Fs: 输入500e6。Fpass: 设为15e6。这是通带截止频率我们希望15MHz以内的信号衰减很小。Fstop: 设为30e6。这是阻带起始频率我们希望30MHz以上的信号特别是50MHz噪声被大幅衰减。幅值设定 (Magnitude Specifications)Apass: 通带最大衰减设为1dB。意味着在通带内信号幅度波动不超过1dB。Astop: 阻带最小衰减设为60dB。意味着在阻带内噪声至少被抑制60dB这是一个比较严格的要求。注意Fpass和Fstop之间的区域就是过渡带。过渡带越窄即Fstop-Fpass越小所需的滤波器阶数就越高。你需要根据系统对噪声抑制的要求和可用资源来权衡。设置完成后点击Design Filter。工具会生成滤波器的幅频和相频响应图。你可以拖动图中的指标线实时观察滤波器阶数的变化非常方便。1.3 系数量化与导出设计好的滤波器系数是双精度浮点数但FPGA中的FIR IP核通常使用定点数进行计算以节省资源。因此我们需要对系数进行量化。在Filter Designer界面的左上方点击Set Quantization Parameters。将Filter Arithmetic改为Fixed-point定点。在Coefficients标签下设置系数字长。例如选择Word Length为16位。你可以通过观察量化后的频率响应与原始设计的偏差来调整字长。16位通常能在精度和资源消耗间取得良好折衷。量化后点击菜单栏的File - Export...。在导出窗口中将系数导出到MATLAB工作空间变量名可以设为Num系数向量或Hd滤波器对象。我更喜欢导出为Num它是一个一维数组。至此MATLAB端的任务就完成了。我们得到了一个量化的、符合设计指标的FIR滤波器系数数组Num。接下来就是如何让FPGA认识并使用这些系数。2. 搭建FPGA测试平台ROM与FIR IP核的协同在FPGA中验证滤波器我们需要一个信号源。对于仿真来说最方便的方法就是把MATLAB生成的待滤波信号 (s) 预先存入一个ROM只读存储器IP核中。这样在仿真时FPGA设计就能从ROM中按周期读出数据送入FIR滤波器处理。2.1 准备ROM初始化文件.mif格式详解Quartus的ROM IP核支持多种初始化文件格式.mif(Memory Initialization File) 是最常用的一种。它是一种文本文件明确定义了存储器的宽度、深度和每个地址的数据。我们的原始信号s是浮点数且有正有负。但ROM中存储的数据通常是定点无符号整数。因此我们需要对s进行平移和量化% 1. 平移信号使所有值为正加上一个直流偏置 min_val min(s); s_offset s - min_val; % 现在所有值 0 % 2. 量化到8位无符号整数范围 [0, 255] % 先归一化到[0,1]再乘以255 s_normalized s_offset / max(s_offset); % 归一化 s_quantized round(s_normalized * 255); % 量化取整 % 3. 生成.mif文件 fid fopen(signal_data.mif, w); fprintf(fid, -- 待滤波信号数据用于初始化ROM\n); fprintf(fid, WIDTH8;\n); % 数据位宽8位 fprintf(fid, DEPTH1500;\n); % 存储深度1500个点 fprintf(fid, ADDRESS_RADIXUNS;\n); % 地址格式为无符号十进制 fprintf(fid, DATA_RADIXHEX;\n); % 数据格式为十六进制 fprintf(fid, CONTENT BEGIN\n); for addr 0:1499 fprintf(fid, %d : %02X;\n, addr, s_quantized(addr1)); end fprintf(fid, END;\n); fclose(fid);这个.mif文件的前几行看起来是这样的WIDTH8; DEPTH1500; ADDRESS_RADIXUNS; DATA_RADIXHEX; CONTENT BEGIN 0 : 7F; 1 : 8A; 2 : 95; ... 1499 : 6C; END;2.2 配置Quartus ROM IP核在Quartus Prime的IP Catalog中找到Basic Functions - On Chip Memory - ROM: 1-PORT。参数设置Width: 设为8与.mif文件中的WIDTH一致。Depth: 设为1500与.mif文件中的DEPTH一致。也可以设为2048等2的幂次方但实际只初始化前1500个地址。其他选项如时钟、寄存器输出等保持默认即可。初始化在配置页面找到Mem Init部分。勾选“Yes, use this file for the memory content data”。点击Browse...选择我们刚才生成的signal_data.mif文件。生成与实例化点击生成Quartus会创建一个ROM模块。在你的顶层Verilog文件中实例化它主要接口就是时钟clock、地址address和输出数据q。2.3 深度配置FIR Compiler IP核这是整个流程的核心。在IP Catalog中找到DSP - Filters - FIR Compiler II。Step 1: Coefficient SetFilter Specification: 选择Import Coefficients。点击Import Coefficients...选择从MATLAB导出的系数文件如coefficients.txt。确保系数格式正确每行一个系数。系统会自动识别系数数量和位宽。检查Coefficient Width是否与MATLAB中设置的量化位宽如16位一致。Coefficient Scaling: 通常选择AutoIP核会自动计算内部位宽以防止溢出。Step 2: ImplementationFilter Architecture: 对于资源敏感的设计可以选择Distributed Arithmetic (DA)对于追求高性能的设计可以选择Multi-Cycle或Variable Rate。Systolic Multiply-Accumulate (MDA)是较新的架构在速度和资源上往往有较好的平衡推荐优先尝试。Data Path Options:Input Number System: 根据ROM输出数据选择。我们存储的是无符号数据所以选择Unsigned。Input Bit Width: 设为8与ROM输出位宽匹配。Output Number System和Output Bit Width是关键很多初学者在这里会遇到输出幅值异常的问题。FIR滤波器的输出位宽会增长。如果你选择Full ResolutionIP核会输出全精度的结果其位宽可能远大于输入导致数值很大。为了与后续处理模块匹配我们通常需要截断或舍入。一个更可控的方法是选择Custom Resolution。然后手动设置Output Bit Width例如设为18。IP核会按照你指定的位宽对完整结果进行量化输出。Hardware Oversampling Specification: 如果你的系统时钟频率远高于数据速率可以启用此项以提高资源利用率否则保持默认。Step 3: Interface保持Avalon-ST Sink/Source接口即可这是Altera推荐的标准流数据接口。配置完成后生成IP核。Quartus会提供一个例化模板将其拷贝到你的Verilog顶层模块中。3. 编写顶层控制逻辑与Testbench有了ROM和FIR IP核我们需要用Verilog代码把它们连接起来并控制数据流的时序。3.1 顶层模块设计数据流调度顶层模块 (fir_top.v) 主要完成三件事控制ROM地址发生器、在适当时机向FIR核发送有效数据、将FIR输出传递出去。module fir_top ( input wire clk, // 系统时钟 (e.g., 50MHz) input wire rst_n, // 低电平复位 output wire [17:0] fir_data_out, // FIR输出数据假设18位宽 output wire data_valid // FIR输出有效标志 ); reg [10:0] rom_addr; // 地址计数器深度1500需要11位 wire [7:0] rom_data; // 从ROM读出的8位数据 // 实例化ROM rom_ip u_rom ( .address (rom_addr), .clock (clk), .q (rom_data) ); // FIR IP核接口信号 wire sink_ready; reg sink_valid; wire [17:0] source_data; wire source_valid; // 实例化FIR滤波器 fir_ip u_fir ( .clk (clk), .reset_n (rst_n), .ast_sink_data (rom_data), .ast_sink_valid (sink_valid), .ast_sink_ready (sink_ready), .ast_source_data (source_data), .ast_source_valid (source_valid), .ast_source_ready (1b1) // 假设下游始终可以接收数据 ); // 控制逻辑当FIR准备好接收数据时递增ROM地址并拉高valid always (posedge clk or negedge rst_n) begin if (!rst_n) begin rom_addr 11d0; sink_valid 1b0; end else begin if (sink_ready) begin // FIR核准备好接收新数据 if (rom_addr 11d1499) begin rom_addr rom_addr 1b1; sink_valid 1b1; // 数据有效 end else begin // 数据发送完毕可以停止或循环 rom_addr 11d0; sink_valid 1b0; end end else begin // FIR核未准备好保持当前状态 sink_valid 1b0; end end end // 输出赋值 assign fir_data_out source_data; assign data_valid source_valid; endmodule这个状态机的核心是sink_ready信号。只有当FIR核的ast_sink_ready为高时才意味着它内部可以接收新的输入数据。此时我们才递增ROM地址送出下一个数据并拉高ast_sink_valid。这是一种简单的“握手”机制确保了数据不会丢失。3.2 仿真Testbench数据捕获与导出为了在ModelSim/QuestaSim中仿真后还能将结果拿回MATLAB分析我们需要在Testbench中将FIR的输出数据写入文本文件。timescale 1ns/1ps module fir_top_tb; reg clk; reg rst_n; wire [17:0] fir_data; wire data_valid; fir_top uut ( .clk(clk), .rst_n(rst_n), .fir_data_out(fir_data), .data_valid(data_valid) ); // 时钟生成 parameter CLK_PERIOD 20; // 50MHz时钟周期 always #(CLK_PERIOD/2) clk ~clk; // 文件句柄用于写入数据 integer data_file; initial begin // 初始化 clk 0; rst_n 0; #100; rst_n 1; // 等待FIR开始输出有效数据 wait(data_valid 1b1); // 打开文件准备写入 data_file $fopen(fir_output.txt); if (!data_file) begin $display(无法打开输出文件!); $stop; end // 捕获1500个有效输出点 repeat(1500) begin (posedge clk); // 等待下一个时钟上升沿 if (data_valid) begin $fdisplay(data_file, %d, $signed(fir_data)); // 将有符号数写入文件 end end $fclose(data_file); $display(仿真数据已写入 fir_output.txt); #1000; $stop; end endmodule提示$signed()系统任务在这里很重要。因为FIR输出可能被当作有符号数处理直接写入无符号格式会导致MATLAB中分析时出现错误的正负号。4. 联合仿真验证与结果分析这是检验我们整个设计是否正确的最后一步也是最激动人心的一步。4.1 运行RTL仿真在Quartus中编译工程后关联ModelSim并运行仿真。在波形窗口中你应该能看到rom_addr从0开始递增。ast_sink_ready和ast_sink_valid信号进行握手。经过FIR核的初始延迟Latency取决于滤波器阶数和架构后ast_source_valid拉高同时ast_source_data开始输出滤波后的波形。直观上看波形应该从一个包含高频毛刺50MHz噪声的信号变成一个相对光滑的10MHz正弦波。你可以用ModelSim的模拟波形格式查看对比rom_data和fir_data的波形差异。4.2 在MATLAB中完成闭环验证仿真结束后我们在Testbench中生成的fir_output.txt文件里就保存了FPGA FIR滤波器的输出数据。读取数据fpga_output load(fir_output.txt);去除直流偏置由于ROM输入数据经过了平移去负值FIR输出会包含一个很大的直流分量。我们需要减去均值来恢复交流信号。fpga_output_ac fpga_output - mean(fpga_output);时域对比将FPGA输出与之前MATLAB理想卷积 (conv(s, Num)) 的结果进行对比。注意卷积结果会比原始信号长需要截取相同长度的段进行比较。% MATLAB理想滤波结果 matlab_ideal_output conv(s, Num, same); % same模式使输出长度与输入相同 figure; subplot(2,1,1); plot(t(1:500), matlab_ideal_output(1:500), b-, LineWidth, 1.5); hold on; plot(t(1:500), fpga_output_ac(1:500), r--, LineWidth, 1); legend(MATLAB理想输出, FPGA实际输出); title(时域波形对比); xlabel(时间 (s)); ylabel(幅度); grid on; subplot(2,1,2); error matlab_ideal_output(1:1500) - fpga_output_ac; plot(t(1:1500), error); title(误差信号); xlabel(时间 (s)); ylabel(幅度误差); grid on;频域分析对FPGA输出信号做FFT观察50MHz的噪声成分是否被有效抑制。L_out length(fpga_output_ac); Y_fpga fft(fpga_output_ac); P2_fpga abs(Y_fpga/L_out); P1_fpga P2_fpga(1:L_out/21); P1_fpga(2:end-1) 2*P1_fpga(2:end-1); f_out Fs*(0:(L_out/2))/L_out; figure; plot(f/1e6, 20*log10(P1), b-); hold on; % 原始信号频谱 (dB) plot(f_out/1e6, 20*log10(P1_fpga), r-, LineWidth, 1.5); % FPGA输出频谱 (dB) legend(原始信号, FPGA滤波后); title(频谱对比 (dB尺度)); xlabel(频率 (MHz)); ylabel(幅度 (dB)); xlim([0, 100]); grid on;如果一切顺利你将在频域图上看到50MHz处的频谱峰被压低了至少60dB取决于你的滤波器设计而10MHz处的信号基本保持不变。时域误差信号应该非常小主要是由FPGA定点运算的量化误差引起的这证明了从MATLAB系数设计到FPGA IP核实现的整个链路是正确无误的。整个流程走下来你会发现最大的成就感来自于MATLAB频谱图上那个被成功“抹掉”的噪声峰以及ModelSim波形窗口中变得干净规整的信号。这不仅仅是完成了一次仿真更是打通了算法仿真与硬件实现之间的桥梁。我提供的这个工程模板你可以直接替换里面的信号参数和滤波器指标快速应用到自己的项目中。下次如果你需要设计一个高通或者带通滤波器只需要在MATLAB的Filter Designer里改一下类型重新生成系数然后更新Quartus IP核的系数文件即可整个框架是完全复用的。